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Respuesta: La curva característica voltamperio del transistor: curva característica de entrada y curva característica de salida.

Las características de entrada se refieren a la relación entre el voltaje Ube aplicado a la base y al emisor en el circuito de entrada del transistor y la corriente de base Ib generada. La curva característica de entrada se muestra en la siguiente figura:

La curva característica de entrada del transistor es similar a la característica directa del diodo porque B y E son uniones PN con polarización directa (en modo de amplificación).

Las características de salida suelen referirse a la relación entre la tensión UCE entre el colector y emisor del transistor y la corriente del colector ic bajo el control de una determinada corriente de base Ib. La curva característica de salida del emisor común se muestra en la siguiente figura:

2. Describa el concepto de circuito de retroalimentación y enumere los efectos de la retroalimentación negativa y sus aplicaciones.

Respuesta: La retroalimentación consiste en retroalimentar parte o toda la señal de salida (voltaje o corriente) del amplificador al extremo de entrada del amplificador para comparar (sumar o restar) la señal de entrada y usar la Señal de entrada efectiva obtenida por comparación para controlar la salida. Este es el proceso de retroalimentación del amplificador.

La retroalimentación negativa tiene cuatro efectos sobre el rendimiento del amplificador:

1) Reducir el factor de amplificación.

2) Mejora la estabilidad de la ampliación.

Debido a cambios en las condiciones externas (T℃, Vcc, envejecimiento del dispositivo, etc.), el factor de amplificación cambiará. Cuanto menor sea el cambio relativo, mayor será la estabilidad.

3) Reducir la distorsión no lineal y el ruido.

4) Se cambian la resistencia de entrada Ri y la resistencia de salida Ro del amplificador.

Influencia en la resistencia de entrada ri: La retroalimentación negativa en serie aumenta la resistencia de entrada y la retroalimentación negativa en paralelo reduce la resistencia de entrada.

Influencia en la resistencia de salida ro: la retroalimentación negativa de voltaje reduce la resistencia de salida, y la retroalimentación negativa de corriente aumenta la resistencia de salida.

Aplicaciones de la retroalimentación negativa: retroalimentación negativa en paralelo de voltaje, retroalimentación negativa en serie de corriente, retroalimentación negativa en serie de voltaje, retroalimentación negativa en paralelo de corriente.

3. Respuesta de frecuencia, como cómo estabilizar y cómo cambiar la curva de respuesta de frecuencia.

Respuesta: La respuesta en frecuencia también se llama característica de frecuencia. La respuesta de frecuencia o las características de frecuencia son indicadores técnicos que miden la adaptabilidad de un circuito amplificador a señales de entrada de diferentes frecuencias. La respuesta de frecuencia se refiere esencialmente a la relación entre la ganancia y la frecuencia de un amplificador. En términos generales, un buen amplificador no solo debe tener suficiente amplificación, sino también un buen rendimiento de fidelidad, es decir, la distorsión no lineal del amplificador debe ser pequeña y la respuesta de frecuencia del amplificador debe ser buena. "Bueno" significa que el amplificador debe amplificar señales de diferentes frecuencias por igual. Hay dos razones por las que los amplificadores tienen problemas de respuesta de frecuencia: primero, la frecuencia real de la señal amplificada no es única, segundo, el amplificador tiene componentes reactivos y factores reactivos; Debido a que hay componentes reactivos en el circuito amplificador (como la capacitancia entre electrodos del tubo, la capacitancia de carga, la capacitancia distribuida, la capacitancia de acoplamiento, la capacitancia de derivación del emisor, etc.), el amplificador puede tener diferentes factores de amplificación y cambios de fase para diferentes señales de frecuencia. componentes. Si el circuito amplificador amplifica las amplitudes de señales de diferentes frecuencias de manera diferente, causará distorsión de amplitud; si el circuito amplificador produce diferentes cambios de fase para señales de diferentes frecuencias, causará distorsión de fase; La distorsión de amplitud y la distorsión de fase se denominan colectivamente distorsión de frecuencia, no distorsión lineal, porque son causadas por componentes reactivos lineales (resistencia, capacitancia, inductancia, etc.). ) circuito. Para lograr una amplificación de la señal sin distorsiones, es necesario estudiar la respuesta de frecuencia del amplificador.

4. Dé un amplificador operacional diferencial, cómo realizar la compensación de fase y dibuje el diagrama de Bode compensado.

Respuesta: Generalmente, los amplificadores operacionales de dos o varias etapas requieren compensación. Generalmente se utiliza la compensación de Miller. Por ejemplo, Miller puede compensar un amplificador operacional totalmente diferencial de dos etapas y un amplificador operacional de dos etapas con entrada de dos extremos y salida de un solo extremo, y se puede compensar la segunda etapa (etapa de salida). La diferencia es que con un amplificador operacional totalmente diferencial, ambas etapas de salida están compensadas, mientras que con un amplificador operacional de dos etapas con una salida de un solo extremo, solo se requiere una compensación de Miller.

5. ¿Qué es la deriva cero? ¿Cómo suprimir la deriva del punto cero?

Respuesta: La deriva cero significa que cuando el terminal de entrada del circuito amplificador está en cortocircuito, el terminal de salida todavía tiene un voltaje que cambia lentamente, es decir, el voltaje de salida se desvía del punto de partida original y flota. arriba y abajo.

Los métodos para suprimir la deriva del punto cero generalmente incluyen: adoptar medidas de temperatura constante (usando elementos térmicos para compensar los cambios en los tubos amplificadores o usando tubos amplificadores con las mismas características para formar un circuito amplificador diferencial usando retroalimentación negativa de CC para estabilizar la estática); punto de funcionamiento mediante acoplamiento capacitivo de resistencia o amplificador de CC de módem especialmente diseñado.

6. Seguidor de emisor

Respuesta: El seguidor de emisor (también llamado seguidor de emisor, o simplemente seguidor) es un circuito agrupado (consulte la figura siguiente A). Entra la señal desde la base y emite la señal desde el emisor. Tiene las características de alta impedancia de entrada, baja impedancia de salida y las señales de entrada y salida tienen la misma fase.

Principales indicadores del seguidor y su cálculo;

1. Impedancia de entrada

Del circuito del (b) anterior, desde el terminal 1 y 1 'El La impedancia de entrada a la derecha es: Ri=Ui/Ib=rbe (1 β)ReL.

Entre ellos: ReL=Re//RL, rbe es la resistencia de entrada del transistor. Para válvulas de baja frecuencia y baja potencia, su valor es rbe=300 (1 β)(26 mv). / (es decir, mv).

En el circuito en (b) anterior, si la impedancia de entrada de los terminales B y B a la derecha es Ri=Ui/Ii=Rb//Rio, se puede ver en la fórmula anterior que el seguidor La impedancia de entrada es (1 β) veces mayor que la del circuito de emisor común.

2. Impedancia de salida

Supongamos que Es=0, la impedancia de salida de E y E' hacia la izquierda en (c) arriba es: Ro=Uo/Ui=(rbe Rsb )/(1 β), donde Rs=Rs//Rb, si la impedancia de salida de los terminales de salida 0 y 0' a la izquierda es RO = RO,

Coeficiente de amplificación de voltaje

De acuerdo con el circuito equivalente en (b) anterior, se encuentra: kV = uo/UI =(1 β) rel/[rbe (1 β)Rel], donde: Rel=Re//RL, cuando ( 1 β) Rel>cuando. gtRbe, Kv=1, generalmente Kv

Factor de amplificación de corriente

De acuerdo con el circuito equivalente en (b) anterior, ki = io/ii = (1 β) rsbre/ (RS b ri)(re rl).

Donde: RSB = RS//Rb, RI = RBC (1 β) relo Normalmente, el seguidor de emisor tiene la función de amplificación de corriente y potencia.

7. Tipos de circuitos amplificadores básicos (amplificadores de tensión, amplificadores de corriente, amplificadores de transconductancia y amplificadores de transimpedancia), sus ventajas y desventajas, especialmente las razones por las que se utilizan ampliamente las estructuras diferenciales.

Respuesta: La función del circuito amplificador: El circuito amplificador es uno de los circuitos más utilizados en tecnología electrónica. Su función es amplificar la señal de entrada débil (voltaje, corriente, potencia) a la carga requerida. sin valor de distorsión.

Tipos de circuitos amplificadores: (1) Amplificador de voltaje: la señal de entrada es muy pequeña, lo que requiere un voltaje de salida mayor sin distorsión, también llamado amplificador de señal pequeño (2) Amplificador de potencia: la señal de entrada es grande; , que requiere que el amplificador produzca suficiente potencia y también se le llama amplificador de señal grande.

El canal diferencial es un circuito con esta función. El terminal de entrada del circuito es la entrada de dos señales. La diferencia entre las dos señales es la señal de entrada efectiva del circuito. La salida del circuito es la amplificación de la diferencia entre las dos señales de entrada. Imagínese, si hay una señal de interferencia, causará la misma interferencia en ambas señales de entrada. A través de la diferencia entre los dos, la entrada efectiva de la señal de interferencia es cero, logrando el propósito de resistir la interferencia de modo común.

8. Dibujar el diagrama esquemático del circuito de operaciones de suma, resta, diferenciación e integración compuesto por amplificadores operacionales. Y dibuje el circuito del amplificador operacional a nivel de transistor.

¿Cuál es la diferencia entre circuitos síncronos y circuitos asíncronos?

Respuesta: Un circuito síncrono es un circuito compuesto por un circuito secuencial (registros y varios flip-flops) y un circuito lógico combinacional. Todas sus operaciones se completan bajo un estricto control de reloj. Estos circuitos secuenciales comparten el mismo reloj CLK y todos los cambios de estado se completan en el flanco ascendente (o descendente) del reloj.

Por ejemplo, cuando llega el retardo de subida, el flip-flop D transmite el nivel en el terminal D al terminal de salida Q.

Los circuitos asíncronos son principalmente un circuito lógico combinacional utilizado para generar pulsos de señales de control de lectura y escritura para decodificadores de direcciones, FIFO o RAM, pero también se utilizan en circuitos secuenciales. En este momento no cuenta con un reloj unificado y los cambios de estado son inestables en todo momento. Normalmente, la señal de entrada solo cambiará cuando el circuito esté en un estado estable. Es decir, se permite cambiar una entrada a la vez para evitar competencia y riesgo entre señales de entrada.

2. ¿Qué son la lógica síncrona y la lógica asincrónica?

Respuesta: La lógica de sincronización significa que existe una relación causal fija entre los relojes. La lógica asincrónica significa que no existe una relación causal fija entre los relojes.

3. ¿Qué son los circuitos lógicos combinacionales y los circuitos lógicos secuenciales?

Respuesta: Según las diferentes características funcionales lógicas, los circuitos digitales se pueden dividir en dos categorías, una se llama circuitos lógicos combinacionales y la otra se llama circuitos lógicos secuenciales. La característica de un circuito lógico combinacional en términos de función lógica es que la salida en cualquier momento solo depende de la entrada en ese momento y no tiene nada que ver con el estado original del circuito. La función lógica de un circuito lógico secuencial es que la salida en cualquier momento no solo depende de la señal de entrada en ese momento, sino que también depende del estado original del circuito, o está relacionada con la entrada anterior.

4. ¿Qué es la lógica "Y cableada" y cuáles son los requisitos específicos de las características del hardware para implementarla?

Respuesta: El cable y la lógica es la función de conectar dos señales de salida para lograr AND. El hardware debe implementarse con una compuerta OC (drenaje abierto o colector). No utilizar una compuerta OC puede causar que la corriente de vertido sea demasiado grande y queme la compuerta lógica. Al mismo tiempo, se debe agregar una resistencia pull-up (cable o resistencia pull-down) al puerto de salida.

Puerta OC, también conocida como circuito de compuerta NAND de colector abierto (drenaje abierto), colector abierto (drenaje abierto). ¿Por qué introducir la puerta OC? En el uso real, a veces es necesario conectar los terminales de salida de dos o más puertas NAND al mismo cable y utilizar el mismo cable para transmitir los datos (nivel de estado) en estas puertas NAND. Por lo tanto, se necesita una nueva puerta OC del circuito de puerta NAND para implementar la "lógica AND cableada". Las puertas OC se utilizan principalmente en tres aspectos:

1. Para implementar lógica Y o NO, para conversión de nivel y conducción. Debido a que el colector del tubo de salida del circuito de compuerta OC está flotante, es necesario conectar una resistencia pull-up Rp a la fuente de alimentación VCC. La puerta OC utiliza una resistencia pull-up para generar un nivel alto. Además, para aumentar la capacidad de activación del pin de salida, el principio de selección de la resistencia pull-up debe ser lo suficientemente grande como para reducir el consumo de energía y la capacidad de inyección de corriente del chip. Debe ser lo suficientemente pequeño como para garantizar una corriente de accionamiento suficiente.

2. Lógica Y de línea, es decir, dos salidas (incluidas dos o más) se pueden interconectar directamente para lograr la función lógica "Y". En aplicaciones prácticas como la transmisión de bus, los terminales de salida de múltiples circuitos de compuerta deben conectarse en paralelo, pero los terminales de salida de los circuitos de compuerta TTL no se pueden conectar directamente en paralelo, de lo contrario se formará una gran corriente de cortocircuito entre las salidas. tubos de estos circuitos de compuerta debido a la baja impedancia (corriente de entrada), quemando así el dispositivo. En hardware, se puede implementar con puertas OC o puertas triestado (puertas ST). Para implementar un AND cableado con puerta OC, se debe agregar una resistencia pull-up al puerto de salida.

3. La puerta de tres estados (puerta ST) se utiliza principalmente para que múltiples salidas de puerta compartan el bus de datos. Para evitar que varias puertas ocupen el bus de datos al mismo tiempo, solo una de las señales de habilitación (en) de estas puertas puede estar en un nivel válido (como un nivel alto). Dado que la salida de la puerta de tres estados es una salida push-pull de baja resistencia y no necesita conectarse a una resistencia de tracción (carga), la velocidad de conmutación es más rápida que la de la puerta OC. A menudo se utiliza como búfer de salida.

5. ¿Qué es el tiempo de preparación y permanencia?

Respuesta: El tiempo de configuración/retención es el requisito de tiempo del chip de prueba entre la señal de entrada y la señal del reloj. El tiempo de establecimiento es el tiempo que tardan los datos en establecerse antes del flanco ascendente de la señal del reloj del flip-flop. La señal de entrada debe llegar al chip en el tiempo t antes del flanco ascendente del reloj (si el flanco ascendente es válido), y este t es el tiempo de configuración. Si no se alcanza el tiempo de configuración, los datos no pueden ingresar al flip-flop a través de este reloj y solo pueden ingresar al flip-flop en el flanco ascendente del siguiente reloj.

El tiempo de espera se refiere al tiempo que tardan los datos en estabilizarse después de que llega el flanco ascendente de la señal del reloj del flip-flop.

Si el tiempo de espera no es suficiente, no se pueden ingresar datos en el disparador.

6. Explique la definición de tiempo de configuración y tiempo de espera, y cómo cambian cuando la señal del reloj se retrasa.

Respuesta: El tiempo de configuración/retención es el requisito de tiempo del chip de prueba entre la señal de entrada y la señal del reloj. El tiempo de establecimiento se refiere al tiempo que tardan los datos en estabilizarse antes del flanco ascendente de la señal del reloj del flip-flop. La señal de entrada debe llegar al chip t tiempo antes del flanco ascendente del reloj (si el flanco ascendente es válido), este t es el tiempo de configuración, el tiempo de configuración. Si no se alcanza el tiempo de configuración, los datos no pueden ingresar al flip-flop a través de este reloj. Los datos solo pueden ingresar al flip-flop en el siguiente flanco ascendente del reloj. El tiempo de espera se refiere al tiempo que tardan los datos en estabilizarse después de que llega el flanco ascendente de la señal del reloj del flip-flop. Si el tiempo de espera no es lo suficientemente largo, no se podrán ingresar datos en el disparador.

Tiempo de configuración y tiempo de espera. El tiempo de establecimiento es el tiempo que la señal de datos necesita para permanecer constante antes del flanco del reloj. El tiempo de espera se refiere al tiempo que la señal de datos debe permanecer sin cambios después de la conversión del reloj. Si no se cumplen los tiempos de configuración y espera, el DFF no muestreará los datos correctamente y se producirá metaestabilidad. Si la señal de datos dura más que los tiempos de configuración y retención antes y después de que se active el flanco del reloj, el exceso se denomina margen de tiempo de configuración y margen de tiempo de retención, respectivamente.

7. ¿Cuáles son los fenómenos de la competencia y la asunción de riesgos? ¿Cómo juzgar? ¿Cómo eliminarlo?

Respuesta: En lógica combinacional, debido a que la ruta de la señal de entrada de una puerta ha experimentado diferentes retrasos, el tiempo de llegada a la puerta es inconsistente, lo que se denomina competencia. Producir fallos se llama riesgo. Si hay señales opuestas en una expresión booleana, puede producirse competencia y asunción de riesgos. Solución: una es agregar un término de compensación booleano y la otra es agregar un capacitor fuera del chip. Se puede eliminar mediante el uso de excelentes soluciones de diseño, como flip-flops D, contadores de código Gray y circuitos síncronos.

8. ¿Conoces esos niveles lógicos comunes? ¿Se pueden interconectar directamente los niveles TTL y COMS?

Respuesta: Niveles lógicos comunes: 12 V, 5 V, 3,3 V; TTL y CMOS no se pueden interconectar directamente, porque TTL está entre 0,3-3,6 V y CMOS está entre 12 V-5 V. Las salidas CMOS se pueden interconectar directamente con TTL. Para conectar CMOS TTL, debe agregar una resistencia pull-up al puerto de salida y conectarla a 5 V o 12 V.

Los niveles más alto y más bajo de cmos son: Vih gt=0.7VDD, Vil lt= 0.3VDD, Voh gt=0.9VDD, Volumen lt=0.1VDD, ttl es: VIH >=2.0v, Vil lt= 0,8vVohgt=2,4v, Voltios=0,4v.

Ttl puede ser controlado directamente por cmos; después de agregar una resistencia pull-up, Ttl puede controlar cmos.

9. ¿Cómo solucionar la metaestabilidad?

Respuesta: El estado metaestable significa que el disparador no puede alcanzar un estado confirmable dentro de un período de tiempo específico. Cuando un flip-flop entra en un estado metaestable, no hay forma de predecir el nivel de salida de la celda, ni cuándo la salida se estabilizará en el nivel correcto. Durante este período estable, el flip-flop genera algún nivel intermedio, o puede estar en un estado oscilante, y este nivel de salida inútil puede caer en cascada a lo largo del flip-flop en la ruta de la señal.

Soluciones:

1 Reduzca la frecuencia del reloj del sistema

2 Utilice un FF con respuesta más rápida.

3 Introducir un mecanismo de sincronización para evitar la propagación metaestable.

4. Mejorar la calidad del reloj y utilizar señales de reloj con cambios de borde rápidos.

La clave es que el dispositivo utiliza mejor tecnología y tiene un gran margen de ciclo de reloj.

10. La diferencia entre reinicio síncrono y reinicio asíncrono en el diseño de circuitos integrados.

Respuesta: El reinicio sincrónico significa que el flip-flop se reinicia solo cuando la señal de reinicio es válida y llega el flanco del reloj dado. En otras palabras, incluso si la señal de reinicio es válida, el flip-flop no se reiniciará si no llega el flanco del pulso del reloj. El reinicio asincrónico es diferente. Una vez que se afirma la señal de reinicio, el flip-flop se reiniciará inmediatamente.

El reinicio asincrónico requiere que la señal de reinicio sea alta y no debe haber fallas.

También puede surgir metaestabilidad si su relación con el reloj es incierta.

11 características. Máquinas de estados de Moore y Merry.

Respuesta: Dos máquinas de estados típicas son la máquina de estados de Moore y la máquina de estados de Mealy. La salida de la máquina de estados finitos de Moore solo está relacionada con el estado actual y no tiene nada que ver con el valor actual de la señal de entrada. Esta es una función estrictamente estatal. Después de un número limitado de retardos de puerta después del flanco activo del pulso de reloj, la salida alcanza un valor estable. La salida permanece estable incluso si la señal de entrada cambia dentro del ciclo del reloj. En términos de sincronización, la máquina de estados de Moore es una máquina de estados de salida síncrona. La característica más importante de la máquina de estados finitos de Moore es el aislamiento de las señales de entrada y salida.

La salida de la máquina de estados de Mealy es una función del estado actual y de todas las entradas, y cambia en cualquier momento a medida que cambian las entradas. Desde una perspectiva de tiempo, la máquina de estados de Mealy es una máquina de estados de salida asíncrona y no depende de un reloj.

14. ¿Cómo lidiar con señales de dominios de tiempo cruzado en el diseño de dominios de tiempo múltiple? (Puente Nanshan)

La comunicación de señales entre diferentes dominios de reloj debe sincronizarse para evitar que la señal metaestable del flip-flop de primer nivel en el nuevo dominio de reloj afecte la lógica de nivel inferior. Para una sola señal de control, se pueden usar sincronizadores de dos niveles, como nivel, detección de bordes y pulso. Para señales de múltiples bits, se pueden usar FIFO, RAM de doble puerto, señales de protocolo de enlace, etc. Las señales en dominios de tiempo deben sincronizarse mediante sincronizadores. Prevenir la propagación de la metaestabilidad. Por ejemplo, si una señal en el dominio de reloj 1 se va a enviar al dominio de reloj 2, la señal solo puede ingresar al dominio de reloj 2 después de ser sincronizada por un sincronizador en el dominio de reloj 2. El sincronizador es un flip-flop D de dos etapas cuyo reloj es el reloj en el dominio de reloj 2. Esto se debe a que es posible que esta señal en el dominio de reloj 1 no cumpla con los tiempos de configuración y retención del flip-flop en el dominio de reloj 2. Los estados metaestables son asincrónicos porque no existe una relación necesaria entre ellos. Esto solo evita que el estado metaestable se propague, pero no garantiza la exactitud de los datos entrantes. Por lo tanto, normalmente sólo se sincronizan unas pocas señales digitales, como por ejemplo señales de control o direcciones. Al sincronizar direcciones, la dirección generalmente usa código Gray, porque el código Gray solo cambia un bit a la vez, lo que equivale a que solo funcione un sincronizador a la vez, lo que puede reducir la probabilidad de errores. Por ejemplo, en el diseño de FIFO asíncrono, este método se utiliza para comparar el tamaño de las direcciones de lectura y escritura. Si se transfiere una gran cantidad de datos entre dos dominios de reloj, se puede utilizar un FIFO asíncrono para resolver el problema.

15. Configure el registro, mantenga el tiempo de espera y encuentre el rango de retardo de la lógica combinacional intermedia. (Prueba escrita de Philips-Datang)

Período de retardo lt - Configuración - Suspensión

16, el ciclo del reloj es t, el tiempo máximo desde el registro hasta la salida del flip-flop D1 es T1max, el mínimo El tiempo es T1min. El retardo máximo del circuito lógico combinacional es T2max y el retardo mínimo es T2min. ¿Qué condiciones deben cumplir el tiempo de configuración T3 y el tiempo de retención del flip-flop D2? (Huawei)

T3setup gtT T2max, T3hold gtt 1 minuto 2 minutos

17, proporciona un diagrama de bloques de un circuito secuencial general, que incluye tsetup, tdelay, tck->q y Retraso de un reloj, anota los factores que determinan el reloj máximo y da la expresión. (VIA 2003.11.06 Prueba escrita de Shanghai)

t Tclkdealy gt; t setup Tco t retraso

Thold gttclk retraso Tco t retraso

18, hablar; sobre ventajas y desventajas de la simulación de temporización estática y dinámica. (VIA 2003 438 0.06 prueba escrita de Shanghai)

El análisis de sincronización estática utiliza un método exhaustivo para extraer todas las rutas de sincronización en todo el circuito, calcula los retrasos de propagación de las señales en estas rutas y verifica si la configuración de la señal y Los tiempos de espera cumplen con los requisitos de tiempo e identifican errores que violan las restricciones de tiempo mediante el análisis de retrasos de ruta máximos y mínimos. Puede agotar todos los caminos sin vectores de entrada, se ejecuta muy rápido y ocupa poca memoria.

No sólo se puede comprobar exhaustivamente la funcionalidad de temporización de un diseño de chip, sino que los resultados del análisis de temporización se pueden utilizar para optimizar el diseño, por lo que el análisis de temporización estática se ha utilizado cada vez más para la verificación de diseños de circuitos integrados digitales. La simulación de temporización dinámica es una simulación común porque es imposible generar vectores de prueba completos que cubran todos los caminos en la lista de red a nivel de puerta. Por lo tanto, en el análisis de temporización dinámica, no se pueden exponer los problemas de temporización que puedan existir en determinadas rutas.

19, Mux de cuatro niveles, de los cuales la señal de segundo nivel es la señal clave. ¿Cómo mejorar el tiempo? (VIA 2003.6438 01.06 Prueba escrita de Shanghai)

Clave: coloque la señal de segundo nivel en la salida del último nivel, preste atención a modificar la señal de selección del chip para asegurarse de que su prioridad no haya sido modificada.

20. Proporcione un diagrama a nivel de puerta, luego proporcione el retardo de transmisión de cada puerta, pregunte cuál es la ruta crítica y proporcione la entrada, de modo que la salida dependa de la ruta crítica. (Desconocido)

21. Simplificación del mapa de Karnaugh de circuitos digitales en términos de lógica, temporización (diferencial asíncrono síncrono), varios flip-flops (diferencias, ventajas), sumador completo, etc. (Desconocido)

22. Escribe expresiones lógicas en el mapa de Karnaugh. (VIA 2003.5438 01.06 Preguntas del examen escrito de Shanghai)

23. Simplifique F (a, b, c, d) = m (1, 3, 4, 5, 10, 11, 12, 13, 13.

Simplificación del mapa de Karnaugh: generalmente cuatro entradas, recuerde el orden 00 01 1 1 1 10

0 1 3 2

4 5 7 6.

12 13 15 14

8 9 11 10

24. Proporcione el diagrama esquemático, el diseño y la sección transversal del proceso del pozo P del inversor CMOS. Dibuje su curva de transferencia (Vout-Vin) y explique las áreas operativas de PMOS y NMOS de cada sección de la curva de transferencia (a través de Test Circuit Design-Beijing-03.11.09) 25. Para diseñar un inversor CMOS equilibrado con tiempo de caída de suma creciente, defina la relación de ancho del canal de PMOS y NMOS y explique.

26 ¿Por qué la relación de aspecto del tubo P en el inversor estándar es mayor que la del tubo N (Shi Lan Microelectronics)? /p>

En relación con los portadores, el tubo P conduce huecos y el tubo N conduce electrones. La movilidad de los electrones es mayor que la de los huecos. Bajo el mismo campo eléctrico, la corriente del tubo N es mayor que la de los huecos. de la corriente del tubo P Por lo tanto, es necesario aumentar la relación de aspecto del tubo P para hacerlo simétrico, de modo que el tiempo de subida y el tiempo de caída del tubo P sean iguales, los márgenes de ruido de los niveles altos y bajos sean. iguales, y los tiempos de carga y descarga son iguales

27 Construya una puerta NAND de dos entradas usando un transistor MOS (Examen escrito de electrónica Yang Zhi)

Dibuje el transistor. diagrama esquemático de nivel de una puerta AND CMOS de 2 entradas y explique qué entrada responde mejor al flanco ascendente de la salida (Circuit Design-Beijing-03.11.09) 29. Dibuje símbolos NOT, NAND, NOR, tablas de verdad y. circuitos a nivel de transistor (prueba escrita de Infineon).

30. Dibuje un diagrama CMOS, dibuje una puerta mux de dos opciones (prueba escrita de Shanghai VIA 2003.11.06)

31. Operación XOR con mux e inv alternativos (Prueba escrita de Philips-Datang)

Entrada a, b;

Salida c;

Asignar c=a (~ b): (b);

32. Dibuje el diagrama del circuito cmos de Y = A * B C (prueba de Keguang)

33. Utilice circuitos lógicos y cmos para implementar ab cd (. Prueba escrita de Philips-Datang)

34. Dibuje el diagrama del circuito a nivel de transistor del circuito CMOS para realizar Y=A*B C(D E) (Shilan Microelectronics) Primero, dibuje el diagrama del circuito COMS para realizar el expresión lógica dada.p>

35.F(x, y, z)=xz yz '.

x, y son las entradas de selección de datos de 1 de cada 4, y las cuatro entradas de datos son. Z o La inversa de Z, 0, 1.

36. Da una expresión f = xxxx xxxx xxxx con el menor número de puertas NAND (en realidad, una simplificación).

En forma de suma de los términos mínimos, presione ~ (~ (a * b) * (~ (c * d)) = ab CD.