Un breve resumen de la síntesis de DC (1)
* * * * * * * * * * * * * *Configuración_DONT_Touch y Configuración_DONT_Touch_Network* * * * * * * * * * *
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Durante el proceso de síntesis, para evitar que las herramientas DC optimicen automáticamente algunos módulos (como CLK) que no queremos que optimicen, generalmente configuramos set_ideal_network y set_don_touch. Entiendo que el primero ignora el retraso cuando timing_report y el segundo evita que DC se inserte en el búfer.
Entonces, ¿puede el atributo dont_touch pasar la lógica?
¿Cuál es la diferencia entre set_dont_touch y set_dont_touch_network? ¿Por qué generalmente se cree que set_dont_touch_network causará problemas desconocidos y no se recomienda?
Para este atributo de ideal_net, ¿significa ignorar directamente el retraso e ignorar el DRC? Si clk está configurado en ideal_net, ¿no es necesario configurar dont_touch?
Lo que dije es un poco confuso. Por favor dame soporte técnico. ¡Te lo agradezco! !
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Set_don_touch no pasa lógica y puede usarse para unidades, redes, referencias y diseños. Puedes usarlo en cualquier lugar donde no quieras que DC lo toque.
Set_don_touch_network puede pasar lógica y puede usarse para relojes, pines o puertos más pequeños que el rango anterior. Cuando no estás muy familiarizado con el diseño, esta propiedad puede colarse en lugares que no deseas.
Ideal_net, como su nombre indica, es una red completamente idealizada: capacidad de unidad ilimitada y sin demoras. A veces se usa junto con el comando anterior. Cuando sabes lo que significan, cómo los usas depende de tu propósito y de los resultados que obtengas.
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Para el atributo Ideal_net, hay un atributo no_propagate al configurarlo. ¿Es necesario configurar esta lógica para que la red evite que se cruce? Entonces, si configuro un pin sin agregar no_propagate, ¿puedo cruzar la lógica?
Al crear el reloj, vi que se configura automáticamente en ideal_net, pero aún así calcula el retraso. ¿Es por razones lógicas de la ruta del reloj?
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Collection_ideal_network=collection_ideal_network-no propagation
Si la red del reloj se utiliza como datos, habrá un retraso debido a la carga del clk pin en la red no es la red ideal en sí misma.
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En general, entiendo que al crear clk, la red predeterminada será la red ideal, pero cuando clk está conectado a la ruta de datos, el extremo D considerará la carga en mi clk, pero no afectará la red ideal de clk. La naturaleza de la red.
Si mi clk necesita una compuerta para la compuerta y el reloj compuerta también tiene un gran despliegue, entonces, para ignorar el retraso, ¿debo redefinir la red ideal para la clk compuerta? Porque la red ideal no puede trascender la lógica.
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Si tu CG integra una buena unidad estándar, automáticamente heredará las propiedades ideales.
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El puerto de entrada del dispositivo de cronometraje al puerto de datos.
Tiempo requerido = T2+t latencia-t deterministic_setup-t configuración.
Hora de llegada = t 1 + t retraso + t retraso_entrada + t lógica 2.
El pin de salida del dispositivo de sincronización al puerto de salida
En la figura anterior:
Tiempo requerido = T2+t latencia-salida _ retardo-tun certeza _configuración.
Tiempo de llegada = t 1+t latencia+t celda+tlogic 5.
Dispositivo de cronometraje a dispositivo de cronometraje
¿En un sendero? ¿celúla? ¿Retraso para qué? entrada_convertir? Entonces qué. Determinación de Output_load (incluyendo fanout? pin? on? load), que se puede obtener verificando las lecturas del medidor.
¿Y luego qué? ¿neto? ¿Cuál es el retraso? ¿neto? ¿abierto? r,? ¿do? Está decidido. ¿No conoces el diseño real antes del cableado? r,? ¿do? ¿Cuánto cuesta? ¿CORRIENTE CONTINUA? ¿Según el modelo de interconexión (set_wire_load_model)? r,? C. Luego, según la información que obtenga. r,? ¿do? ¿Hacer los cálculos? ¿neto? Retraso en: ¿Dónde está el coeficiente Net_delay=R*C*OC? ¿JEFE? ¿Está configurado según el entorno operativo (set_opearting_conditions)? Modelo de árbol rc.
La biblioteca de procesos general tiene tres entornos operativos: el peor, el típico y el mejor.
T=4, el período es 4, Tdata es 2, dos clks llegan al mismo tiempo, slack=4-2=2,
Establecer la verificación significa que se cierra y se lanza están separados por un período de reloj, mientras que la verificación de retención está en el mismo borde del reloj.
El tiempo de conversión de la señal de entrada input_transition puede adoptar dos restricciones:
1 Establecer el tiempo de conversión directamente.
Establezca la conversión de entrada 0.1 [Obtener puerto A]
2 Al configurar la capacidad de la unidad de entrada, cuanto mayor sea la capacidad de la unidad, más corto será el tiempo de conversión, menor será la capacidad de la unidad, más mayor será el tiempo de conversión.
Set_drive o set_driving_cell.
La relación entre la velocidad de giro y el tiempo de transición
En primer lugar, me gustaría explicar que el giro y la transición no son en realidad palabras independientes. En muchos libros de texto suelen aparecer dos frases: velocidad de respuesta y tiempo de transición.
Velocidad de cambio, la velocidad a la que cambia la señal.
Tiempo de transición, duración del cambio de señal.
En el análisis de temporización estática (STA), la forma de onda ascendente o descendente suele estar representada por la velocidad de respuesta. El tiempo de transición se utiliza para registrar el tiempo de transición de esta señal entre dos niveles.
Cabe señalar que el tiempo de conversión es en realidad el recíproco de la velocidad de respuesta. Cuanto mayor sea el tiempo de conversión, menor será la velocidad de respuesta y viceversa.
La figura anterior muestra las formas de onda de salida de algunos dispositivos CMOS. Idealmente, esperaríamos una onda cuadrada perfecta, pero obviamente esto no es lo suficientemente realista. De hecho, debido a la carga y descarga de los condensadores, la forma de onda de una señal digital a menudo tiene un intervalo de búfer de voltaje ascendente y descendente.
Para proporcionar energía para dicha forma de onda, utilizamos aproximadamente una señal lineal ascendente o descendente para simular la forma de onda de la señal real. Cabe señalar que en una forma de onda de señal real, ya sea ascendente o descendente, habrá un área lineal durante un período de tiempo.
Los puntos inicial y final de esta región lineal pueden diferir dependiendo de algunos modelos de estimación. En STA, a veces utilizamos modos de restricciones flexibles, como 20%/80%, 10%/90%.
Por supuesto, también podemos utilizar un modelo más agresivo, como el 30%/70%.
En el modelo de serie temporal lineal, la señal que pasa a través de la unidad de serie temporal puede producir dos nuevas formas de onda de señal.
Cuando la velocidad de respuesta de la señal de salida es más rápida que la velocidad de respuesta de la señal de entrada, es decir, el tiempo de transición se acorta, lo que indica que esta unidad desempeña un papel en la mejora del control de esta señal.
Por el contrario, cuando la velocidad de respuesta de la señal de salida es más lenta que la velocidad de respuesta de la señal de entrada, el tiempo de transición se vuelve más largo, lo que indica que esta unidad desempeña un papel en el debilitamiento de la señal. La posible razón es que la salida de la unidad impulsa una carga mayor.
Por lo tanto, cuando queramos describir el cambio de un nivel de señal, recuerde usar la velocidad de respuesta para representar la velocidad y el tiempo de transición para describir la duración.
Para el retraso de la celda, la CC se calcula en función de la tabla de búsqueda correspondiente a input_transition y out_load.
Para el retraso de la red, la CC se calcula según las tablas de búsqueda de resistencia, capacitancia y área en fanout_length y wire_load_model.
En realidad, existen dos conceptos de carga. Uno es la carga resistiva, que solo puede generar una salida correcta cuando se proporciona suficiente fuerza motriz; de lo contrario, el voltaje será incorrecto; el otro es la carga capacitiva, que generalmente se encuentra en; El sistema tiene que ver con la velocidad a la que el sistema puede funcionar.
Una salida con gran fuerza motriz puede soportar una carga mayor. En este sentido, es comprensible pensar que conducir = cargar peso. Pero, de hecho, existen algunas diferencias entre los dos conceptos, con diferentes énfasis. También citó anteriormente que "la capacidad de carga de un circuito es la suma de la carga del siguiente nivel (es decir, la capacitancia)". Estas son dos dimensiones completamente diferentes. En el diseño del sistema, suponiendo que necesita operar a una frecuencia de 10 MHz, necesita una fuerza impulsora de 10 mA, luego, con la misma carga capacitiva, necesita una fuerza impulsora de 20 mA para operar a una frecuencia de 20 MHz.
Enlace original: blogs.com/lantingyu/p/10782978.html