¿Qué es el núcleo IP en FPGA?
El módulo central IP (Propiedad Intelectual) es un circuito integrado, dispositivo o componente prediseñado o incluso verificado con una determinada función. Viene en varias formas diferentes. El módulo del núcleo IP tiene tres niveles de diseño: comportamiento, estructura y físico. Corresponden al "núcleo IP blando" que describe principalmente el comportamiento funcional, y al "IP sólido" que completa la descripción estructural. "núcleo de IP firme" y "núcleo de IP duro" basados en la descripción física y la verificación del proceso. Esto equivale a la tecnología de diseño de productos en bruto, semiacabados y terminados de circuitos integrados (dispositivos o componentes).
Para decirlo en términos más comprensibles, es el siguiente:
El núcleo blando es un bloque funcional descrito en un lenguaje de descripción de hardware como VHDL, pero no implica el Uso de componentes de circuito específicos para implementar estas funciones. Soft IP generalmente aparece en forma de archivos fuente HDL en lenguaje de descripción de hardware. El proceso de desarrollo de aplicaciones es muy similar al diseño HDL ordinario, excepto que el entorno de desarrollo de hardware y software requerido es relativamente costoso. Soft IP tiene un ciclo de diseño corto y una baja inversión en diseño. Al no implicar una implementación física, deja mucho espacio para el diseño posterior, aumentando la flexibilidad y adaptabilidad de la IP. Su principal desventaja es que, hasta cierto punto, los procesos posteriores no pueden adaptarse al diseño general, lo que requiere un cierto grado de corrección suave de IP y es imposible obtener una optimización integral en términos de rendimiento. Dado que el núcleo blando se proporciona en forma de código fuente, aunque el código fuente puede utilizar métodos de cifrado, no se pueden ignorar sus problemas de protección de propiedad intelectual.
Hardcore aporta el producto final de la fase de diseño: la máscara. Este núcleo duro, que se entrega como una lista de conexiones completamente ubicada y enrutada, es predecible y puede optimizarse en cuanto a potencia y tamaño para un proceso o comprador específico. Aunque los núcleos duros son menos portátiles debido a su falta de flexibilidad, la protección IP es más fácil de implementar porque no es necesario proporcionar archivos de nivel de transferencia de registros (RTL).
El núcleo sólido es un compromiso entre el núcleo blando y el núcleo duro. La mayoría de los núcleos IP utilizados en FPGA son núcleos blandos, que ayudan a los usuarios a ajustar los parámetros y mejorar la reutilización. Los núcleos blandos generalmente se proporcionan en forma cifrada para que el RTL real sea invisible para el usuario pero permita flexibilidad en la ubicación y el enrutamiento. En estos núcleos blandos cifrados, si el kernel está parametrizado, los usuarios pueden operar fácilmente los parámetros a través de archivos de encabezado o interfaces gráficas de usuario (GUI). Para aquellos núcleos con requisitos de temporización estrictos (como los núcleos de interfaz PCI), se pueden enrutar previamente señales específicas o se pueden asignar recursos de enrutamiento específicos para cumplir con los requisitos de temporización. Estos núcleos se pueden clasificar como núcleos sólidos y, dado que el núcleo es un módulo de código prediseñado, esto tiene el potencial de afectar el diseño general que contiene el núcleo. Dado que la configuración del núcleo, el tiempo de espera y las señales de intercambio pueden ser arregladas, se deben diseñar otros circuitos para interactuar adecuadamente con el núcleo. Si el núcleo tiene un diseño fijo o parcialmente fijo, esto también afectará el diseño de otros circuitos.
El núcleo de IP suave generalmente se envía al usuario en algún tipo de texto HDL (lenguaje de descripción de hardware). Se ha sometido a una optimización del diseño a nivel de comportamiento y a una verificación funcional, pero no contiene ninguna información física específica. . En base a esto, el usuario puede sintetizar la lista de red correcta a nivel de puerta y llevar a cabo el diseño estructural posterior con la máxima flexibilidad. Se puede integrar fácilmente con otros circuitos lógicos externos con la ayuda de las herramientas de síntesis EDA de acuerdo con varios procesos semiconductores. Dispositivos con diferente rendimiento. El número total de puertas en la estructura general del circuito de núcleos IP blandos que se pueden comercializar es de más de 5.000 puertas. Sin embargo, si el diseño de seguimiento no es apropiado, puede provocar que todo el resultado falle. Los núcleos IP blandos también se denominan dispositivos virtuales.