Tamaño de línea de metal de proceso SAIC de 180 nm

Actualmente, las redes cableadas todavía se utilizan para el monitoreo temprano de incendios y alarmas en edificios. Las líneas están repartidas por todo el edificio y el costo de instalación inicial es alto. gran riesgo de incendio. Por lo tanto, surgió un nuevo tipo de sistema inalámbrico de monitoreo de incendios. Este sistema es fácil y rápido de instalar, su costo es menor y tiene mayor espacio de aplicación. El microcontrolador es uno de los componentes principales del sistema de monitoreo de incendios. Los microprocesadores y microcontroladores de uso general no pueden cumplir con los requisitos de bajo consumo de energía y bajo costo del chip de control principal del nodo en el sistema inalámbrico de monitoreo de incendios.

Para dominar la tecnología central de los sistemas inalámbricos de monitoreo de incendios, establecer una plataforma de software y hardware con derechos de propiedad intelectual independientes y promover el desarrollo de sistemas inalámbricos de monitoreo de incendios en mi país, es necesario desarrollar un microprocesador para sistemas inalámbricos de monitoreo de incendios. Este artículo completa el diseño físico de un chip microcontrolador dedicado a sistemas de detección de incendios.

1 La arquitectura del chip SW-A

El chip SW-A es un chip controlador híbrido digital-analógico dedicado basado en ARM Cortex-M0 dedicado a sistemas inalámbricos de detección de incendios. El bus adopta la arquitectura de bus dual AMBA AHB y APB, la frecuencia de operación puede alcanzar hasta 50 MHz, admite división de frecuencia interna de múltiples niveles y también puede funcionar a frecuencias extremadamente bajas en modo de espera; tiene 12 bits incorporado; ADC de 8 canales de aproximación sucesiva con alta frecuencia de muestreo, las señales de hasta 8 sensores (como sensores de temperatura, sensores de humo, sensores de intensidad de luz, etc.) se pueden muestrear, convertir y guardar directamente en secuencia. Lea arbitrariamente los datos de muestreo correspondientes al sensor objetivo para su procesamiento y determine si se produce un incendio.

18 KBSRAM incorporada, que se puede cambiar de manera flexible entre FLASH y RAM para satisfacer las necesidades de monitoreo de incendios y almacenamiento de programas de procesamiento simple. Admite la operación ISP (Programación en el sistema) y la operación IAP (Programación en la aplicación), lo que no solo facilita la actualización y mejora del programa principal de monitoreo de incendios, sino que también facilita la redacción y optimización del software. La interfaz incluye una interfaz UART estándar de la industria, una interfaz de comunicación SSI (admite protocolos SPI, MicroWire y SSI) y 3 grupos (6 canales) de PWM. Las ricas interfaces y módulos funcionales hacen que este chip tenga un gran potencial en la expansión de funciones.

2 Diseño físico del chip SW-A

2.1 Proceso de diseño físico adoptado

El diseño físico del chip SW-A utiliza el compilador IC de la herramienta EDA de Synopsys para Para continuar, utilice el flujo de diseño típico de IC Compiler. Basado en el proceso CMOS TSMC de 180 nm. Una vez que el diseño físico esté listo (diseñar la biblioteca lógica, configurar la biblioteca física, configurar los archivos relacionados con TLU-Plus y configurar la lista de red a nivel de puerta de lectura y las restricciones de retardo estándar), puede iniciar el diseño físico y completar el planificación del diseño (Designplanning), diseño (ubicación), síntesis del árbol del reloj (síntesis del árbol del reloj), enrutamiento (enrutamiento) hasta que se complete el diseño (acabado del chip).

2.2 Planificación del diseño

La planificación del diseño es un paso muy importante en el diseño físico del chip e incluye principalmente el plano de planta y la planta eléctrica.

Normalmente, antes de comenzar el diseño, los diseñadores a menudo necesitan dedicar mucho tiempo a la planificación del piso (Floorplan) y al plan de energía (plan de energía). La calidad de la planificación del diseño determina directamente el consumo de energía del chip. congestión de unidades estándar, cierre de temporización, estabilidad del suministro eléctrico, etc. Por tanto, la planificación del diseño es el paso con más iteraciones y más diseño manual de todo el proceso de diseño físico.

El plano implica completar la disposición de IO, la ubicación del PAD, el posicionamiento de las macros (incluidos los módulos analógicos, las unidades de almacenamiento, etc.) y el diseño de la forma, la congestión y el área del chip.

Como chip de control orientado al usuario, la disposición de IO debe considerar de manera integral las necesidades del usuario y los requisitos de diseño. Las dimensiones verticales y horizontales de los PAD con diferentes funciones también son diferentes. En este artículo, los PAD con tamaños verticales y horizontales más grandes se colocan en los lados norte y sur del chip, y los PAD con tamaños unidireccionales más pequeños se colocan en los lados este y oeste del chip con los lados grandes mirando al norte y al sur (ver Figura 2(a)). En comparación con Coloque el PAD con dimensiones bidireccionales más grandes alrededor del chip (consulte la Figura 2(b)).

Las macros que deben ubicarse en este chip incluyen SRAM, ROM, ADC y ANALOG_TOP. Este artículo considera de manera integral su relación posicional con IO y las ubica alrededor del chip, de modo que se pueda retener un área en blanco. en el chip Coloque celdas estándar. Para garantizar la interconexión entre Macro, PAD y unidades estándar, solo hay un área en blanco alrededor de cada Macro. No se permite colocar unidades estándar en esta área bajo ninguna circunstancia. Los comandos concretos son los siguientes:

Este chip está diseñado con un área reservada de 40 μm entre la zona del núcleo donde se colocan la unidad estándar y Macro, y el PAD, que se utiliza para colocar el anillo de potencia ( PowerRing) y trazas de interconexión. Para evitar la superposición de la colocación de unidades estándar, el comando se puede utilizar para garantizar que las unidades estándar solo se puedan colocar en canales con una altura superior a 10 μm. Después de configurar el plan de diseño del chip, puede usar el comando creat_fp_placement para realizar el diseño previo. Este chip está diseñado y producido utilizando el proceso TSMC de 180 nm. Requiere un voltaje de funcionamiento de 1,8 V y una fluctuación de voltaje máxima tolerable de ±10. Por lo tanto, al planificar el suministro de energía en este artículo, consideramos de manera integral las necesidades de suministro de energía del. chip y la caída de voltaje (IR) causada por la línea de interconexión -Drop) y un área de red eléctrica más pequeña, se diseñan dos anillos de alimentación y 14 correas de alimentación (Correa). Después de analizar la red eléctrica (Analyze Power-er Network), la caída de IR máxima de este diseño es 29,7 mV. La Figura 3 (a) es el plan de diseño del chip y la Figura 3 (b) es el diagrama de distribución de caída de voltaje. del chip.

2.3 Diseño

La calidad del diseño (Placement) es la clave para determinar el éxito o el fracaso del diseño físico del chip. La tarea principal del diseño es completar la colocación de las unidades estándar en el diseño y reparar el tiempo de instalación. Antes de que el diseño comience oficialmente, debe usar el comando check_physical_design para verificar si la preparación del diseño está completa. Debe asegurarse de que: las posiciones de todas las macros físicas y IO estén fijas, todos los pines lógicos y físicos del diseño estén en uno; correspondencia uno a uno; todas las unidades lógicas tienen unidades físicas correspondientes; las dimensiones de todas las unidades en el diseño son fijas. Para facilitar el cableado de interconexión, antes de comenzar a colocar unidades estándar, se pueden configurar áreas específicas dentro del chip como áreas de restricción de diseño (Bloqueo de colocación). Existen varias formas de restricciones en la herramienta ICC, como prohibir la colocación de celdas estándar durante el diseño preliminar, permitir solo la colocación de celdas estándar durante la optimización del diseño y solo permitir la configuración de cableado, etc. este diseño para facilitar ADC, ANALOG_TOP, etc. La conexión con IO (consulte la Figura 4 (a)).

Una vez que el diseño esté listo, puede usar el comando place_opt para realizar el diseño con restricciones adicionales. Este comando ejecuta lugar aproximado (lugar aproximado), síntesis neta de alta distribución (síntesis neta de alta distribución) y. optimización física (optimización física) Hasta la legalización, la posición de la unidad se determina en los primeros tres pasos (consulte la Figura 4 (b)). A través de la legalización, la unidad estándar finalmente se coloca correctamente en la posición calculada (consulte la Figura 4 (c). )).

Los comandos específicos para el diseño físico de este artículo son los siguientes:

La herramienta es necesaria para reparar áreas distintas a la ruta crítica del reloj, con un alto nivel de esfuerzo. Utilice la opción "-congestion" para. controle la herramienta para reducir la congestión del chip tanto como sea posible para facilitar el cableado posterior, utilice la herramienta de control de opción "-power" para optimizar el consumo de energía de fuga, el consumo de energía dinámico y realizar un diseño de bajo consumo.

Después de completar el diseño, la tasa de utilización del área del chip se muestra en la Tabla 1. El grado de congestión se concentra entre 0,625 y 0,875. El grado de congestión es moderado. El área del chip no se desperdicia debido al bajo. tasa de utilización del chip, y el área del chip no se desperdicia debido a una congestión excesiva del chip no causará dificultades de diseño posteriores o incluso rediseño.

2.4 Síntesis del árbol del reloj

Una de las principales tareas de la síntesis del árbol del reloj (Clock Tree Synthesis) es controlar la desviación del reloj dentro de un rango aceptable para garantizar un funcionamiento eficiente y sin errores. del chip. La estrategia de síntesis del árbol de reloj de este chip es la siguiente: síntesis lógica del árbol de reloj (clock-cts), síntesis física del árbol de reloj (clock-psyn) y enrutamiento del árbol de reloj (clock-route). La etapa de síntesis lógica del árbol del reloj solo completa dos tareas: al calcular el retraso en cada ruta del reloj, se obtiene la posición y el tamaño del búfer (búfer, inversor) que debe insertarse (controlado por la opción de comando -only_cts) Debido a la función de la red de reloj, el consumo de energía representa una proporción muy grande del consumo de energía total, por lo que no se realiza ningún cableado en esta etapa durante la síntesis del árbol de reloj. Los comandos específicos son los siguientes:

En la etapa de síntesis física del árbol del reloj, coloque el búfer insertado en una posición precisa, realice la extracción RC y verifique el retraso de inserción máximo y el retraso de inserción mínimo del reloj. red con referencia al archivo de restricción de retardo (SDC). Inserte retardo, desviación máxima del reloj, tiempo máximo de conversión, etc. y repare las violaciones de retención en el diseño. Para facilitar el cableado de la red sin reloj, debe agregar el -ar. -ea_recovery opción en este momento para reducir el área de cableado. En esta etapa, la funcional Optimizar consumo. Al completar el cableado del árbol del reloj, este artículo utiliza el modelo de Arnoldi para calcular con precisión el retraso del árbol del reloj y realiza el cableado del reloj con 15 iteraciones de bucle. La Tabla 2 muestra el tiempo de este diseño antes de la síntesis del reloj. Es obvio que hay múltiples rutas críticas y hay muchas violaciones del tiempo de configuración. Una vez completada la síntesis del árbol del reloj, no se encuentran violaciones del reloj. Se completa la síntesis del árbol del reloj.

2.5 Finalización del cableado y del chip

Este artículo separa el cableado y la optimización. Primero, el enrutamiento global y el enrutamiento detallado se completan en la etapa inicial de cableado, inspección y corrección (búsqueda y reparación). Y luego utilice algoritmos topológicos para optimizar el cableado y optimizar el consumo de energía de fuga actual. Para evitar la aparición del efecto de antena, el diseño de reparación del efecto de antena se llevó a cabo en el chip durante la etapa de finalización del chip. En este momento, todavía hay áreas en blanco en el chip y es necesario llenar el filtro para cumplir con los requisitos. requisitos de la República Democrática del Congo. La Figura 5 es el diseño físico del chip. La Tabla 3 muestra el área y el consumo de energía del chip. Se puede ver que el área total es 2 794 371,012 703 μm2 y el consumo de energía total es 11,635 4 mW. Se demuestra que el chip funciona a una frecuencia de reloj de 50 MHz. Funciona con normalidad y cumple con los requisitos de diseño, lo que demuestra que este diseño es correcto y eficaz.

3 Conclusión

Este artículo completó el diseño físico de un chip de microprocesador utilizado en un sistema inalámbrico de monitoreo de incendios basado en el proceso TSMC de 180 nm, utilizando diferentes estrategias para completar el diseño del chip. Después de los pasos de diseño, como la planificación del diagrama, el diseño, la síntesis del árbol del reloj y el cableado, se obtuvieron el diseño, el área, el consumo de energía y otros informes del chip. Después del diseño físico, todos los indicadores de diseño del chip cumplieron con los requisitos de diseño, lo que demuestra que. el diseño físico del chip era correcto.